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MIPI CSI-2 Receiver IP-Core

Bild: Euresys s.a.Bild: Euresys s.a.

Für viele MIPI-CSI-2-Anwendungen ist eine Verbindung zu einem FPGA erforderlich, um eine erweiterte Bildvorverarbeitung und Weiterleitung an ein Hostsystem zu ermöglichen. Der MIPI-CSI-2 Receiver IP-Core bietet eine Lösung zum Decodieren der Videostreams von CSI-2-Sensoren in einem Xilinx FPGA. Um die Entwicklungszeit zu verkürzen, wird der IP-Core mit einem vollständigen funktionierenden Referenzdesign einschließlich MVDK und einem IMX274 MIPI-FMC-Modul von Sensor to Image geliefert.

Euresys s.a.

Dieser Artikel erschien in inVISION 6 2019 - 07.11.19.
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